爱游戏-FPGA DDR4读写实验

FPGA DDR4读写尝试 时候：2024-12-03 14:02:46 手机看文章

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DDR4 SDRAM（Double-Data-Rate Fourth Generation Synchronous Dynamic Random Access Memory，简称为 DDR4 SDRAM），是一种高速动态随机存取存储器，它属在 SDRAM 家族的存储器产物，供给了相较在 DDR3 SDRAM 更高的运行机能与更低的电压，并被普遍的利用在计较机的运行缓存。

1 DDR4 介绍

DDR4 芯片的行地址是 16bit 位宽，列地址是 10bit 位宽，而全部存储区域分为两个 BANK 组，每一个 BANK 组又由 4 个子 BANK 构成，所以整片 DDR4 的容量就是2^16*2^10*8*16bit=512M*16bit。DDR4 相较在 DDR3 在指令引脚上也产生了转变，DDR4 打消了我们所熟习的使能 WE、列激活 CAS 和行激活 RAS 这三个号令引脚，而是将这三个号令引脚和地址线 A14、A15 和 A16 复用了。除此以外在寻址的时辰也不再是直接去寻址 BANK，而是先寻址 BANK 组，然后再找到这个 BANK 组中的某个子 BANK。全部数据的吞吐是 8 倍预取，是以用户端数据在读写的时辰就是16bit*8=128bit 的数据量进行吞吐（留意固然是 8 倍预取，可是每次 IO 引脚上的数据传输照旧是 16bit，由于数据线就 16 根，至在为什么可以到达 8 倍预取和 DDR4 内部的双沿采样，FIFO 缓冲，写数据逻辑布局有关）。

2 MIG IP介绍

MIG IP 核是 Xilinx 公司针对 DDR 存储器开辟的 IP，里面集成存储器节制模块，实现 DDR 读写操作的节制流程，下图是 MIG IP 核布局框图。MIG IP 查对外分出了两组接口，左边是用户接口，就是用户（FPGA）同 MIG 交互的接口，用户只有充实把握了这些接谈锋能操作 MIG；右边为 DDR 物理芯片接口，负责发生具体的操作时序，并直接操作芯片管脚，这一侧用户只负责分派准确的管脚，其他不消关心。

DDR4 的读或写都包括写号令操作，此中写操作号令（app_cmd）的值等在 0，读操作 app_cmd 的值等在 1。起首来看写号令时序，以下图所示。起首查抄 app_rdy，为高则注解此时 IP 核号令领受处在预备好状况，可以领受用户号令，在当前时钟拉高 app_en，同时发送死令（app_cmd）和地址（app_addr），此时号令和地址被写入。

写数据的时序

写数据有三种景象都可以准确写入：

（1）写数据时序和写号令时序产生在统一拍；

（2）写数据时序比写号令时序提早一拍；

（3）写数据时序比写号令时序最多延迟晚两拍；

写时序总结以下：起首需要查抄 app_wdf_rdy，该旌旗灯号为高注解此时 IP 核数据领受处在预备完成状况，可以领受用户发过来的数据，在当前时钟拉高写使能（app_wdf_wren），给出写数据（app_wdf_data）。如许加上倡议的写号令操作便可以成功向 IP 核写数据。这里有一个旌旗灯号 app_wdf_mask，它是用来屏障写入数据的，该旌旗灯号为高则屏障响应的字节，该旌旗灯号为 0 默许不屏障任何字节。

对背靠背写，其实也有三种景象，独一点分歧的是，它没有最年夜延迟限制。

接着来看读数据

读时序比力简单，发出读号令后，用户只需期待数据有用旌旗灯号（app_rd_data_valid）拉高，为高注解此时数据总线上的数据是有用的返回数据。需要留意的是，在发出读号令后，有用读数据要晚若干周期才呈现在数据总线上。下面是背靠背读的环境。

需要留意的是，在持续读的时辰，读到的数据挨次跟要求的号令/地址是相对应的。凡是利用 DDR4 的时辰，为了最年夜限度地提高 DDR4 效能，充实操纵突发写的特点，非背靠背很罕用，而更多地采取背靠背操作。

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